岗位职责

1. 根据模拟电路原理图与 PDK 工艺设计规则，完成 LDO、Bandgap、OPA、ADC/DAC 等模拟 / 数模混合模块版图布局布线；

2. 使用 Cadence Virtuoso 绘制版图，完成 Floorplan、器件匹配、对称布局、电源地规划、隔离保护、减小寄生等版图优化；

3. 使用 Calibre 完成 DRC、LVS、ERC、天线效应检查，定位并修复各类版图违例；

4. 完成 PEX 寄生参数提取，配合模拟设计工程师做后仿真，根据后仿结果迭代优化版图；

5. 参与芯片顶层布局、IO 与 ESD 版图设计，协助完成 Tapeout 交付，输出 GDS 文件、版图设计报告、验证报告；

6. 参与版图评审，持续优化版图面积、良率、可靠性，跟进流片后版图相关问题排查。

岗位要求

基础硬性条件

1. 本科及以上学历，微电子科学与工程、集成电路设计与集成系统、电子信息、电子科学与技术等相关专业；2026/2027 届应届生；

2. 掌握半导体器件基础、CMOS 工艺基础，理解 MOS 管、电阻电容器件原理；

3. 熟悉模拟电路基础，了解运放、带隙基准、LDO 等基础模拟模块原理；

4. 看懂工艺 PDK 文档，理解设计规则、器件匹配、寄生、Latch-up、ESD、天线效应等版图基础概念；

5. 能阅读英文技术手册，具备基础文档撰写能力。

技能要求

1. 有 Cadence Virtuoso、Calibre 工具实操经验，完成过至少一个模拟模块版图项目（实训、毕设、竞赛均可）；

2. 了解版图全流程：原理图导入 → 布局布线 → DRC/LVS 验证 → PEX 提取 → 后仿；

3. 理解版图核心思想：器件共心匹配、叉指结构、差分对称、衬底隔离、噪声屏蔽、IR Drop/EM 基础概念。

加分项

• 独立完成过完整模块版图（Bandgap、LDO、OPA 优先），有流片经验；

• 会 SKILL 脚本，能够写简单自动化版图脚本；

• 熟悉 180nm、130nm、BCD 等工艺；

• 参加过集成电路相关竞赛、IC 实训项目；

• 了解数模混合芯片顶层整合。

软素质

1. 细心严谨，对细节敏感；版图岗位大量规则检查，容错低；

2. 良好逻辑能力，能定位 DRC/LVS 报错；

3. 善于沟通，和模拟电路设计工程师协同；

4. 学习意愿强，愿意深耕 IC 物理实现方向。